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7埃米技術突破 imec 展示單片式 CFET 功能新元件

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經濟日報 記者尹慧中/台北即時報導

半導體技術持續突破,在埃米等級技術也有國際上進展,於本周舉行的2024年IEEE國際超大型積體電路技術研討會(VLSI Symposium)上,比利時微電子研究中心(imec)首次展示了具備電性功能的CMOS互補式場效電晶體(CFET)元件,imec所規劃的邏輯技術藍圖預計將在7埃米(A7)的技術節點引進CFET元件結構。

該元件包含採用垂直堆疊技術形成的底層與頂層源極/汲極金屬接點(contact)。雖然此次研究的成果都在晶圓正面進行接點圖形化,不過imec也展示了改從晶圓背面處理接點圖形的可行性—這能大幅提升頂層元件的存活率,將其從11%提升到79%。

在2024年IEEE國際超大型積體電路技術研討會上,imec首次展示具備底/頂兩層堆疊接點的單片式CFET功能元件。這些CFET元件以18奈米的閘極寬度進行整合,閘極間距為60奈米,n型與p型元件的垂直距離為50奈米。測試元件驗證了這款元件的電氣性能,該測試元件包含共用一個閘極的n型與p型場效電晶體,以及從晶圓正面進行連接的頂層與底層金屬接點。

imec所提出的這套製程包含兩個CFET專用模組:中間介電隔離層(middle-dielectric isolation,以下簡稱為MDI)、底層與頂層堆疊接點。

中間介電層(MDI)是imec領先開創的製程模組,用來隔離頂層及底層閘極,並區分n型與p型元件的臨界電壓值。MDI模組的設計基礎是針對CFET元件的「主動式」矽/矽鍺(SiGe)多層堆疊進行調整;這套模組可以實現內襯層的共整合—內襯層是奈米片結構的特有特色,用來隔絕閘極與源極/汲極。比利時微電子研究中心(imec)CMOS元件技術計畫主持人Naoto Horiguchi表示:「我們採用了中間介電層優先(MDI-first)的做法,在製程控制方面取得最佳成果,也就是在進行源極/汲極蝕刻之前,在奈米片與中間介電層(MDI)之間『劈開』通往通道側壁的空間,然後進行源極/汲極的磊晶成長。運用一種搭配『原位覆蓋技術(in-situ capping)』的創新方法,在蝕刻源極/汲極時就能保護閘極硬光罩/閘極隙壁,實現中間介電層優先(MDI-first)製程。」

第二個關鍵模組是以垂直堆疊的方式來製出元件底層及頂層的源極/汲極接點,並在垂直方向實現介電隔離。主要的步驟包含:底層接點在填充金屬之後重新蝕刻,接著填充介電材料,然後再次蝕刻,與處理MDI堆疊的狀況相同,這些過程都是在相同尺寸的有限空間下進行。

Naoto Horiguchi表示:「在研究從晶圓正面來連接元件底層接點時,我們面臨了許多挑戰,這些挑戰影響了底層接點的電阻,還限制了頂層源極/汲極元件製造的製程操作容許範圍(process window)。在2024年VLSI會議上,我們展示了把底層接點製程轉移到晶圓背面進行的可行性,儘管這會需要多做幾個步驟來處理晶圓接合及薄化,但是頂層元件的存活率從11%攀升到79%,這能吸引業界考慮從晶背處理底層接點的製程方案。目前的研究還在努力找出最佳的接點佈線技術。」

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